chiplet 技术中 1到N 的机会
安静的发狂者
2022-08-05 12:13:28
Q：您看 chiplet 这块儿有什么投资机会么
A：对于能构成 chiplet 每个小的 Die 的测试机，以后一定会卖得很火，测试机的咱可以这
么说，比如说同样是 100 颗芯片，chiplet 它所需要的测试机的量一定是比现在的这种 soc
芯片的测试机的量要大得多，为什么？因为你以前的话就是说很多时候我对于 Die 的测试，
很多时候是抽检，但现在你要考虑我这一个 chiplet 里面有若干个 Die，我给他定我给他定
位就是他每一个 Dir 都必须不能失效，这样我 chiplet 才能完整的发挥它的功能。
你但凡有一个 Die 失效了，可能这个 chiplet 就废了，我花了那么大的精力对吧？结果做出
来的你具备这个里面因为一个小的带坏掉了，然后这个 chiplet 就废掉了，那我是非常亏的，
就是说以前有一些小的 Die，那种就是说不重要的就是一些可能数模混合的低成本的一些小
的存储芯片什么的，可能大家都是抽检，差不多就得了。然后现在他从抽检变成了要全检，
那就想象一下从抽检到全检，是不是我必须大量的购置测试机，才能满足我从抽检到全检的
变化，这个是我们觉得一定是因为就是说如果 chiplet 真的发展起它的这个投资机会在哪,
我觉得这个是最确定的。有点给矿工卖水的人富的比矿工还快这种感觉
Chiplet 专家会会议纪要 20220804
专家：某知名芯片公司
专家：关于 chiplet 我觉得咱们可以先讲讲讲前道工艺。关于前道工艺的一个大概的理解，
我觉得我也略微花小小的一点时间，先跟大家说一下为什么现在先进封装就比较受重视。
首先大家也都知道先进制程发展到现在这个阶段，其实它的经济性是越来越被大家质疑的，
就是说它无论是研发费用，还是说它的资本支出开发，其实都是给人的感觉越来越没有规模
经济带来的这种效益了。
以前比如说从 6 寸到 8 寸，8 寸到 12 寸，那会首先硅片的扩大，它规模经济的效应非常明
显，然后就是在 12 寸上晶体管密度的提高，虽然说它的制程的成本在相应的提高，但是因
为晶体管密度高了，我的每一个裸晶的带面积也越来越小，所以同一个 12 寸的硅片的带上，
它的能切出来的带会其实更多的；那么从这个角度来说，第一就是把增多的成本摊薄了，另
外就是说走的量更大了，它其实营收也就大了，所以以前的规模效应随着摩尔定律还是比较
明显的，但是说到了三纳米之后，大家都在越来越质疑这个事儿。
因为台积电其实从来没有真正的去披露过它所谓的 5 纳 5 纳米 3 纳米究竟的具体的一条线的
capex 是多少，包括它的一张硅片的做出来的一个这个 cogs 这个成本是多少，所以其实你
说到底有没有到临界点，现在其实也没有定论，而且至少从台积电自己这么努力的在上三纳
米来说，我觉得也可以侧面反映出来应该是距离临界点还有一点距离。因为台积电虽然它研
发挺不计代价的，但其实它是一个很讲经济性的公司，他搞三纳米搞了这么大的动作，不会
是就是说没有做过比较精确的测算的情况下，盲目的在在攻坚这个方面。
但是无论如何就是说先进制程，它的规模经济越来越被质疑，那么尤其然后其实就会让大家
觉得就是说我有没有别的办法去提高我的芯片。
一般来说我们说一颗芯片是指说底下有个载版也好，或者现在先进封装是不带载板的，上面
有个壳，然后里边你是一个 Die 两个 Die 三个 Die 也好，反正都在里面。
反正这么一个封好的东西我叫一颗芯片，比如说我在这一颗单位面积的芯片里面，我就提高
它的晶体管密度，以前都是说摩尔定律更多的是一个平面的问题，那么以后有没有可能我把
这个带堆起来
完了我来我或者说我用别的方式去提高它的封装的密里面的晶体管密度，其实是先进封装思
想上的源头，另外就是说做先进封装，也就是说现在比较流行的概念叫 chiplet，其实还有
一点就是说它可以实现芯片的不同功能区的工艺上的一个解耦。我给大家举个很简单的例子
就是说以前大家都用的是叫系统级芯片 Soc，那么 soc 它其实长期以来一直面临一个问题，
就是它 Soc 单个的带上同时有存储的部分，有模拟电路的部分，有数字电路管核心运算的
部分，甚至可能说还有一些跟这个射频信号有关处理的一些部分；它里面的功能区块很多，
但是因为你这是同一个带，所以它所使用的工艺平台一定是强制是相同的，也就是说这整片
Wafer 是 14 纳米的，那么你里面你无论是模拟的部分还是数字的部分，或者叫数模混合的
部分，还是存储的部分等等，一定都是 14 纳米做的。
那么其实大家如果对半导体行业稍微有了解的话，就知道很多功能其实不是说我一定要用先进制程来做，甚至可能先进制程来做反而有问题，典型的就是模拟的问题。模拟电路其实用
一些成熟一点的线宽大一点的支撑反而更好。线宽小了之后，它的什么就漏电噪音很多东西
其实反而不好控制。
对，那么但是以前的 soc 就面临这个问题，因为我本身就是比较专业做半导体的，我们一
个关系不错企业其实就跟我抱怨，因为他的那颗芯片就是一颗数模混合的芯片，用 28 纳米
的去做，还挺好，他们其实想试一试用 14 的做一下，结果 14 的做出来漏电很严重，因为它
那个里面有很高密度的一个数模混合的一块电路，这就是问题。这个问题很现实，那么
chiplet 这个思路，或者先进封装这个思路它好在哪，就是这个 soc，以后不用统一的工艺
平台去做了，按功能区块去做几个单独的小的 Die，核心的数字电路运算的部分，我用 14
的 7 的 5 的 3 的，我做的越新就越好，然后存储的部分我可能跟着我甚至可能都不自己做了，
我从长江存储是吧，我从什么 SK 海力士我找他们买现成的的 Die
然后数模混合的部分对吧？我直接就找 ti 的那种成熟工艺特色工艺的工厂是吧？做就肯定
不会有漏电的，我就不用担心用了先进制成，用了小线宽的制程之后，漏电了对吧？那么我
把几个不同的 Die 我用先进封装的方式，我把它们封在同一个去 chiplet 芯片里面
那么工艺的解耦其实非常有助于提高我整个的良率，因为以前你整个 soc，你但凡有一个功
能区块，跟工艺平台水土不服，你 soc 难产做不出来，现在我可以说对我核心的电路对吧？
我追着先进工艺走，其他的部分我就买现成的很成熟的产品，或者说我自己找成熟的代工厂
代工，我用成熟的制程和最合适的制程
那么我这样一来，我的产品的迭代速度也可以有很大的增加，不用像以前因为某个功能区块
跟先进制程水土不服，我就把整个 soc 在先进制程上推出的速度就给放慢了，有点像水桶效
应，跟先进制成水土不服最严重的功能区块其实决定着你整个 soc 的所出产的速度或者叫迭
代的速度，但现在我可以把它解耦了。
还有一点说你的就是说同样这个 soc，5×5 毫米那么大一个 soc 以前是所有的功能集中在单
个 soc 上，那么你咋假如说因为比如说是杂质的原因，就颗粒的原因或者某种污染的原因，
你的一个 wafer 上会固定的，比如每隔 10 毫米出现一个污点，那么其实就数学这是一个数
学图形的简单的概率的问题，就是大家可以想象一下，你同样一个 wafer 你固定的，再比如
说每隔 10 毫米出现一个污染点，每隔 10 毫米出现一个污染点，那么去你的带的面积越大，
你的整体的 wafer 的良率就越低，因为咱只是语言也没有图，我就也没法跟大家去很形象
的解释，大家也可以自己去了解一下，这是一个定律。
那么反过来讲，你同样的污染点的出现频率的情况下，你能把 Die 缩减的越小，你的良率自
然也就越高，那么 chiplet 一就是顺应了这个形式，就是说我以前是一整个 soc 它要 5×5，
对吧？那么我把它改成了 chiplet 里的之后，我把核心的功能区块做的只需要 3×3，它的
Die 的面积减小了，那么它的良率你哪怕别的工艺都没变，它的良率也会上升。
现在来说，因为 chiplet 它的整个的封装工艺还是属于比较高端的，甚至说很高端的一个东
西，那么就是说它会带来一个封装成本的上升，但是 Die 的良率的提高和迭代速度的提高；
就是说从整个系统，把整个 Chiplet 当做一个系统来理解的话，其实有可能在系统层面你
的成本反而是下降的，因为你的良率也下也提高了，你迭代速度提高其实意味着你在 Die上投入的人力物力都在减少，这是整个 chiplet 提出的一个核心的思路，或者说它的这个思
想技术上的一个源头是这么来的。
Q：我想问一下，它真的能像他们说的通过多罗一些 die，然后提高它的计算能力吗？
A：这个肯定的，反正就是计算能力简单粗暴了说就是晶体管密度，比如说中国现在比被卡
脖子了，14 纳米以下的这个先进制程基本上没法再去扩产了，就是说你就基于 14 纳米的工
艺去做，给他做出来的 Die 把它挪一下，肯定它的就是说晶体管密度会有提高。我觉得
Chiplet，就是极致的追求先进制程的情况下，用一些侧面的方法去提高它的晶体管密度，
这个就是它的能力。
Q：您看 chiplet 这块儿有什么投资机会么
A：对于能构成 chiplet 每个小的 Die 的测试机，以后一定会卖得很火，测试机的咱可以这
么说，比如说同样是 100 颗芯片，chiplet 它所需要的测试机的量一定是比现在的这种 soc
芯片的测试机的量要大得多，为什么？因为你以前的话就是说很多时候我对于 Die 的测试，
很多时候是抽检，但现在你要考虑我这一个 chiplet 里面有若干个 Die，我给他定我给他定
位就是他每一个 Dir 都必须不能失效，这样我 chiplet 才能完整的发挥它的功能。
你但凡有一个 Die 失效了，可能这个 chiplet 就废了，我花了那么大的精力对吧？结果做出
来的你具备这个里面因为一个小的带坏掉了，然后这个 chiplet 就废掉了，那我是非常亏的，
就是说以前有一些小的 Die，那种就是说不重要的就是一些可能数模混合的低成本的一些小
的存储芯片什么的，可能大家都是抽检，差不多就得了。然后现在他从抽检变成了要全检，
那就想象一下从抽检到全检，是不是我必须大量的购置测试机，才能满足我从抽检到全检的
变化，这个是我们觉得一定是因为就是说如果 chiplet 真的发展起它的这个投资机会在哪,
我觉得这个是最确定的。有点给矿工卖水的人富的比矿工还快这种感觉。
Q：您看 chiplet 这块儿有什么推荐的公司么
A：二级这块儿测试机做的比较好的我认为是华峰测控，做的会比长川强些；长川是做测试
机配套 handler 起家的，而它的机会在成品测试 FT，相当于和 chiplet 需求增加的 CP 测试
在封测环节里属于一尾一头，chiplet 对于长川不会有很强的带动作用
Q：您觉得目前公司对于 chiplet 技术的掌握情况如何
A：据我所知，目前芯片设计公司你说谁掌握这个掌握特别好，我觉得谈不上。其实哪怕你
说 H 公司也谈不上就是说掌握的特别，因为就是说像外国的 AMD 他们掌握产品的可以说已经
比较炉火纯青了，但那是他们对吧积淀很多年，而且他们的相应的给他们做代工的工艺配套
也比较成熟，我觉得这个问题很现实。
当然相应的比如说像通富我觉得可以拎出来聊一聊是什么，我反正之前也通过一些渠道了解
到通富的营收有很大的一块比重，都是来自于 AMD，可能都不低于 50%。那么其实从侧面说
明通富在吃这个方面肯定是而掌握了不错的一个 know how。因为 AMD 它之所以在前几年的
CPU 市场上，从被英特尔甩的叫什么难望项背，到现在跟英特尔打的有点叫有来有回是很大
一块儿就是 Amd 很早可能在 17 年就推出了，具有实用性的基于 chiplet 的思路去做的 cpu。
他就发现就是说我承认我的代工厂，我的设计思路上，你说我用一个单一的 soc，我可能解
决不了一些问题，我就及时的认怂，我就拿 chiplet 对吧，尽快的把性能堆出来。那么通富作为 AMD 的一个非常重要的封测代工厂，那么他我相信他肯定也是在给 AMD 的具体的代工
的过程中掌握了比较丰富的，无论是 2.5d 的还是 3d 的封装的技巧，我觉得关联性还是存在
的。
关于通富和 H 公司的问题，现在 H 有点撒网的意思。我觉得就算说通富拿了 H 的单，H 也给
不了他的单，我觉得至少在集成电路这块儿没有必要太太把 H 的一些情况就是当做一个很重
要的指标，它其实也许在技术上有一些示范作用，但你说在营收上对一个企业影响有多大，
我觉得要两说。
然后就是利扬芯片是搞独立测试的，他没有封装业务，我要澄清一下。
。
Q：您可以再给科普下先进封装这个市场大不大吗
A：先进封装里面 chiplet 或者说这 2.5d3D 这个其实指的一方面，另外就是说我追求一个我
不是追求就是所谓立体封的封装形式，我可能追求一些就是更高的封装密度。
那么就从以前的载板式封装，就是说底下有一个类似于 PCB 版的一个载板，上面弄个塑封格
的这种，像现在叫无载板封装，因为它这个就是没了载板。把载板彻底去掉之后，它的确实
可以做得非常紧凑，那么这种也就是像过去的叫 fan in，像现在叫 fan out，这种先进封装
也是这个量其实非常大的。因为我知道比如说像手机 CPU，像是谁的好像是苹果，他的手机
的 CPU 其实很多都是从用 fanout 做的，他追求一个极致的非常小的这种体系.你如果查一下
技术资料就知道，无论是 fanin 也好还是 fanout 也好，确实它的体积要比带着传统的带极
板的大大塑封壳的封装要可以做的紧凑的多，这个是它的一个技术本身的技术特性决定。
对你说体量大不大，我觉得是这样，就是说至少在 2~3 年内，我不认为会有很多的企业掌握
chiplet 的一套方法论，包括设计的，包括对他的热学的一个散热的一个仿真，包括它的工
对它的工艺的认知。但是就是说如果你把先进封装放到 fanin fanout，这个市场一定是很
大的。无论是现在的手机平板，还是说后面会有 arvr 智能穿戴，就是消费电子，他一定会
追求一个非常极致的封装密度和极致小的封装体积，肯定是越轻薄越小越好。
所以就是说如果你把视野放得宽一点，肯定先进封装的体量会是很大的，就是说以后你的封
装就是总体的去转型，就是说以这种追求极致的封装密度的，整体的去转向 fanin fanout，
那我觉得这个是毫无疑问的。
当然还是涉及一个问题，就是体量故事可以很大，但是你还是很考虑，据我所知，就是说通
富也好，或者长电先进也好，长电科技的子公司长电先进就他负责先进封装的一个主要的平
台，对他们翻译的这块做的都还就是说跟国际一流水平还是有一定差距
Q：chiplet 这个东西它的发热量还是很大的，这个东西他们本来说想在手机上用，但是感
觉手机发热量解决不了，所以我不知道发热量这个问题您了解情况如何?
A：发热肯定会很大，我觉得毫无疑问,因为你的先进制程，它的一个很大的作用就是在提高
这个晶体管密度的同时，我们尽量的遏制它发热过高的一个趋势，或者叫先进制程至少有一
点的好处是确定的，就是单位晶体管发热量确实在下降，这个是一个就是说你追先进制程的
一个很现实的好处在哪？那么你说我追先进制程追不动了或者怎么着，然后我就用 chiplet 去做，同样的晶体管密度，
发热肯定会比用先进制成的要高，这是一个要权衡的问题。
那么那么至于你说发热量很大解决不了，那么我觉得这要加一个限定，就是说 H 公司现在暂
时解决不了，因为你去了解一下，台积电有一个综合了多套的先进的封装工艺的集大成的封
装形式 cowos，它可以把 Die 先 3d 的堆叠起来，然后用一个硅的中间层把 2.5d 再横向的封
在一起，最后底下为了保证它的一个包括力学性能，包括它的电器的稳定性，我再加一块高
密度基板。
它已经是一个在台积电已经是做的良率很高的产品。对，我觉得假如说台积电能做出来，
就说明肯定有法子，我觉得这个问题在于差距的问题，而不是说是一个是科学上的或者叫理
论上的不可行的问题。
Q：目前这方面有什么困难么？
就是说对这个还是说设计端你首先就有困难，然后咱具体到制造的时候还是一样的问题，你
制造的时候，你的这个首先你无论是 2.5d 也好，3D 也好，都有一个很核心的技术叫 tsv 就
是说你要在这个带上要钻孔，你只有钻了孔才能把它的电路引出来，然后让若干个带的电路
连在一起。
这个也是就是说具体技术细节我就不解释了，就只跟大家说结论，我在整个这个电话会上可
能说的全是结论，因为就是说没有图的情况下，咱只是靠嘴说或也只能给你们讲结论，那么
你 tsv 技术非常的核心，但你就想象一下带本身已经很脆弱了，因为现在的一个 wafer 它
的厚度不会太厚，现在一个 150 微米 100 微米，甚至有一些很高端的 wafer，它是 50 微米，
大家想象一下微米级别的上钻一个孔，然后在这个孔内我还要去电镀，不是大家理解那种很
咱平时看的那种身边的小加工厂的电镀，那个是非常精细的一种特种电镀，然后你把这个电
路引出来，你就想象一下工艺难度有多大。
你真的想做好 3d 封装，其实对你的封装厂的要求是很高的。我看资料现在说现在 5 微米 10
微米的那种很微小的 bump 也有，这个也是不一样的。就是说以前的封装工艺，它首先传统
封装就不说，传统封装是机加工。它的精度都是微米级，都是很大的那种微米级的几百微米
几十微米的。
那么其实你真正到了现在先进封装的能力的这一块，其实对于整个封装厂的质量管控，包括
他买的设备，包括人员的技术，他提出的都是一个新的要求。某种程度上来说，几微米级别
的这种封装工艺其实已经和晶圆制造的制程已经某种程度上是很类似的了，因为其实当代集
成电路在刚产生的时候，它的电路也是线宽很大的
所以当然这也是为什么就是说台积电这样一个晶圆制造的一个公司，他现在会把先进封装搞
得这么有声有色，因为这个就是说你到了真正的非常尖端的先进封装的时候，它的精度控制
其实越来越朝着就是说集成电路本身的就是前道工艺的精度要求在靠拢了，虽然说还有差距，
对，这也是制造上的一个很大的困难。
那么其实还有你以前都是说我在系统级芯片上 soc 上，我这是比如说电路的互联互通，这几
个功能区块的互联互通，那么还是做法还比较统一的。那么你现在比如说我把它改成了这种叫小芯片 chiplet,那么你它的互联互通已经从我在单个带上的电路之间互联互通变成了几
个带之间的电路信号的互联互通，那么这个接口你怎么去做好,无论是硬件的就是说看得见
摸得着的连接的部分，还是说就偏软件的问题，这个其实都是以前大家没有去处理过的，尤
其是比如说你说我制品里面有一些带我是外采的
这其实也是个问题，当然现在有一个很大的改观就在哪，大家可能看到新闻了，我要给
chiplet 制定一个比较统一的传输的一个协议的标准 UCIe，然后这样就是说我大家互相的我
买你的 die，我买他的带我再加上自己做的，带我把它封成一个它之间的，信号互联互通其
实也是一个挑战。
总的来说它确实解决了很多在发展到 14 纳米以下时的一些固有的矛盾，但同时它其实在整
个工工艺层面，在设计层面又提出了一些新的挑战，这个都是你要权衡的。
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S
华峰测控
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精测电子
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和林微纳
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