三星半导体的高级工程师Jo­n­g­m­in Ba­ek及其同事特别研究了如何优化铜所需的阻挡层和蚀刻停止层以提高整体性能。例如，在接触金属－间隔测试媒介中，该团队使用侧壁等离子体预处理将侧壁阻挡层厚度减少了三分之一，接触电阻提高了2%。

三星研究人员特别关注了通孔底部的阻挡层。因为金属通孔位于金属线上，这个阻挡层不需要作为电绝缘或扩散阻挡。它只是侧壁沉积的一个副产品，但它可以占到通孔电阻的60%以上。选择性沉积方法通常用于减少通孔底部沉积。在Ba­ek的工作中，一种聚合物抑制剂相对于通常使用的自组装单层提高了选择性，使电阻降低了20%。

现代互连方案依赖于各种碳掺杂氧化物来实现电路RC延迟的“C”部分。密度较低的材料具有较低的介电常数（k），因此更具吸引力。三星的Ka­ng Sub Yim的额外工作考虑了等离子体蚀刻对介电表面碳的消耗。对低k介电材料的蚀刻损伤提高了有效介电常数，从而提高了电路的电容。密度更高的材料，通常k值在3.0以上，更能抵抗等离子体蚀刻损伤，可能在小于30nm的特征中给出更低的有效k值。对于小于约30nm的特征，表面碳消耗对电容的影响大于体介电常数。

尽管所有这些发展都是有希望的，但铜的长期替代品仍然需要。特别是通孔由于其尺寸小和数量多，正在主导整体互连电阻。在前四或五个互连层中，金属线非常短，对电阻的贡献不大。因此，一种替代方案是使用一种过渡性混合金属化方案，将铜线与钨、钌或钼等材料结合用于通孔。

im­ec的模拟显示，使用钌通孔用于互连堆叠的前四层可以将整体电阻降低高达60%。为了将钌通孔与铜线集成，他们建议仅在介电侧壁上沉积TaN阻挡层，将钌直接沉积在暴露的铜上。任何此类方案都需要良好的介电表面钝化和良好的钌选择性控制。首选集群工具工艺，因为从暴露的铜上移除原生氧化物可能会损坏介电钝化。