澳柯玛 ：芯恩青岛有GAA相关专利，芯恩青岛是澳柯玛关联公司
柏诚股份：(ZZ国际上海微电子为他的客户，他财报直接说GAA带来高价值量洁净室的放量增长)
GAA工艺，全称为Gate-All-Around，是一种环绕式栅极晶体管技术，被认为是FinFET技术的升级版。 GAA工艺通过在晶体管的四个面周围布置栅极，提高了对通道的控制效率，有助于缩小工艺节点尺寸，是一种先进的半导体制造技术。这种技术通过使用纳米片设备制造出多桥通道场效应管（MBCFET），其设计通道的四个面周围有栅极，减少漏电压并改善了对通道的控制，这是缩小工艺节点时的基本步骤。
GAA工艺的特点和优势
提高控制效率：GAA工艺通过在晶体管的四个面周围布置栅极，提高了对通道的控制效率，有助于缩小工艺节点尺寸。
降低功耗：GAA工艺能够降低功耗，与前代工艺相比，可以降低多达50%的功耗。
提升性能：与前代工艺相比，GAA工艺能够提升30%的性能。
减少面积占用：GAA工艺可以减少35%的晶片面积占用。
GAA工艺的应用和发展
三星的应用：三星在2022年推出了3纳米GAA工艺技术，并在2024年计划量产第二代3nm GAA工艺。
台积电的应用：台积电计划在2025年推出2纳米GAA工艺。
英特尔的应用：英特尔计划在2024年上半年量产采用GAA技术的20A制程工艺。
GAA工艺的挑战和未来趋势
技术难度高：GAA工艺的技术要求高，难度大，需要精确的制造过程和设备。
成本高：虽然单个晶体管成本下降，但整体工艺流片和投产成本仍然较高。
市场竞争：GAA工艺的竞争主要集中在三星、台积电和英特尔等少数厂商之间。
综上所述，GAA工艺作为一种先进的半导体制造技术，具有提高控制效率、降低功耗和提升性能等优势，但其高技术难度和成本也是不可忽视的挑战。未来，随着技术的不断进步和成本的降低，GAA工艺有望在半导体行业中发挥更大的作用。
GAA介绍：
由于FinFET的结构，需要保证每个通道之间有足够的空间。因此，由于每个鳍片间距在 15 纳米到 20 纳米之间，工程师很快就会遇到可扩展性问题。添加更多通道意味着添加更多非活动区域，从而在当前路由和物理空间之间进行权衡。
GAA 晶体管作为一种解决方案应运而生。
什么是GAA FET（环绕栅极场效应晶体管）？
GAA栅极环绕晶体管结构的栅极在垂直方向被分成几个条带RibbonFET，在其沟道区域，大幅增强对载流子控制，从而实现更好性能，同时也更容易优化工艺。
GAA纳米片FET的集成
GAA纳米片FET的集成涉及几个新步骤，需要一系列创新才能实现该技术。关键集成模块如下：
堆叠纳米片的形成：在Si衬底上外延生长SiGe和Si叠层；每层厚度均可高精度控制。
Fin reveal 和 STI：器件采用光刻方式定义，并执行浅沟槽隔离以隔离相邻器件。
伪栅极形成：形成多晶硅伪栅极以实现下游加工。
内间隔层和结形成：n 型或 p 型源/漏外延层选择性地形成在暴露的纳米片末端的任一侧。
虚拟门拉：虚拟门被蚀刻出来，露出一个空腔，在空腔底部放置纳米片
牺牲SiGe通道释放：纳米片之间的SiGe通道被蚀刻掉，使高k金属栅极填充
形成高k金属栅极(HKMG)：界面氧化物，高k介电层，n型或p型功函数被选择性沉积。
全底部介质隔离
为了介绍这个问题，我们首先介绍GAA纳米片特有的“肥鳍”效应，其中工艺不理想会导致结构，导致纳米片以下体区的电容增加。虽然这种结构是GAA纳米片所特有的，但这种效应也称为sub-fin泄漏，存在于FinFET中，并使用穿通阻挡器方案来处理。因此，基于断态泄漏电流、短沟道效应和有效电容(Ceff)对PTS方案与新型BDI方案进行了比较；结果表明，BDI有可能提供改进的Ceff和功率性能联合优化。
集成全底介电隔离需要在Si,、SiGe纳米片堆栈的底部添加高浓度的SiGe层。添加这一层，然后选择性地蚀刻它，需要降低用于纳米片堆叠的SiGe层中的Ge浓度。这引入了Si和SiGe之间较低的选择性，导致在SiGe通道移除过程中Si的损失，需要仔细考虑堆栈厚度，以确保TSi在整个工艺流程结束时不会太薄。我们可以在图3b中看到BDI位于S/D区域下方。
启用多个阈值电压
能够整合多个阈值电压(VT)是一项技术成为行业标准的关键要求。鉴于GAA FET的独特结构，沉积功函数金属的空间是有限的，替换金属栅极工艺仅使 Si 通道和内部间隔物之间的空间保持开放状态——根据技术要求填充功函数金属。这个空间，也称为Tsus(参见图2)，可以通过控制在纳米片堆栈开发模块期间生长的SiGe层的厚度来控制，但仍然受到高度限制，必须仔细设计以满足器件产品的行业标准。
提出了两种不同的方法来适应GAAFET中的多VT产品——(1)WFM修改和(2)Tsus修改。图8给出了WFM修改的流程概述。VT调制的集成序列突出的挑战之一是，当WFM在Si通道之间被夹断时，大的Wsheet增加了WFM蚀刻的工艺挑战。为了克服这一点，参考文献提出用易于蚀刻的牺牲材料填充片与片之间的空间，选择性地打开其中一个FET，蚀刻掉已经沉积的工作功能金属。该方案不确定p型或n型WFM，并支持PG (p-FET优先)和MY (n-FET优先)方案。同样的过程可以重复来实现不同的功函数金属集，或者实现具有两个以上WFM的不同堆栈。
第二种方法需要在纳米片形成过程中通过改变沟道层外延厚度来改变Tsus。片间更大的空间允许在该空间中沉积更大体积的功功能金属，从而调节VT。与FinFET相比，这种设计按钮是GAA纳米片FET所特有的，因此，在这些纳米片FET中为多VT选项提供了更多的设计空间。
无体积多VT是一个术语，定义为表示基于偶极子的VT选项，其中形成了厚度小于5 Åis的偶极子，然后是基功函数金属。如引用的文献所示，这种创新方案提供了空间和栅极阻力方面的优势。然而，这种方法并不能直接从FinFET转化为GAA纳米片FET，因此参考文献中提出了专用的无体积VT集成。此外，无体积VT还有助于VT均匀性，这对晶体管的均匀开关很重要。
使用新颖的集成序列和GAA纳米片FET的独特设计按钮创建了几种不同口味的VT -(a) Tsus设计；和(b) WFM夹断。提出了一种基于偶极子的纳米FET VT结构。除了这些旋钮外，第4节中讨论的TSi设计还可以进行调制，以在移动性和短通道效应之间进行权衡。因此，总的来说，GAA纳米片FET为基于应用的优化提供了几个机会，因此它们适用于高功率和低功率应用。
三星深度布局GAA 工艺
2022年六月，三星宣布已开始了采用环栅 (GAA) 晶体管架构的 3 纳米 (nm) 工艺节点的初始生产。其中用到的多桥通道 FET (MBCFET ) 是三星首次采用的 GAA 技术，该工艺突破了 FinFET 的性能限制，通过降低电源电压水平提高功率效率，同时还通过增加驱动电流能力提高性能。该公司也正在开始将纳米片晶体管与半导体芯片一起用于高性能、低功耗计算应用，并计划扩展到移动处理器。
三星表示，借助公司专有技术利用具有更宽通道的纳米片，与使用具有更窄通道的纳米线的 GAA 技术相比，可实现更高的性能和更高的能效。利用 3nm GAA 技术，三星将能够调整纳米片的通道宽度，以优化功耗和性能，以满足各种客户需求。
此外，GAA 的设计灵活性非常有利于设计技术协同优化 (DTCO)，这有助于提高功率、性能、面积 (PPA) 优势。与5nm工艺相比，第一代3nm工艺相比5nm功耗最高可降低45%，性能提升23%，面积减少16%，而第二代3nm工艺则功耗最高可降低50%，性能提高 30%，面积减少 35%。
自 2019 年他们最初宣布该技术以来，三星一直致力于 3nm/GAAFET 技术的研发。三星特有的 GAA 晶体管技术是多桥通道 FET (MBCFET)，这是一种基于纳米片的实现。基于纳米片的 FET 高度可定制，纳米片的宽度是定义功率和性能特征的关键指标：宽度越大，性能越好（在更高功率下）。因此，专注于低功耗的晶体管设计可以使用更小的纳米片，而需要更高性能的逻辑可以使用更宽的纳米片。
报告披露，三星第二代3nm GAA 工艺将会在2024年量产，工艺将加入MBCFET 架构，性能也将提升不少。虽然三星并没有分享4nm 节点的统计差异，但与该公司5nm 工艺相比，第二代3nm GAA 仍有望降低多达50% 的功耗、提升30% 性能、以及减少35% 的晶片面积占用。
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