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Chiplet时代即将到来

大江东去

2020-10-10 18:27:34

几个月前，半导体行业出了一件大事，Intel宣布7nm工艺延期，导致公司股价大跌，而AMD及台积电两家公司股价创造了历史新高，他们在先进工艺上暂时是领先的。

Intel现在遇到的工艺延期问题有多方面原因，技术、人才、管理上都可以找到一堆理由，但是还有一个因素不容忽视，那就是先进工艺越来越烧钱了。之前的数据显示，28nm工艺开发一款芯片的费用不过5130万美元，16nm工艺就超过1亿美元，10nm工艺要1.74亿美元，7nm工艺要3亿美元。

现在Intel、台积电、三星等公司的竞争已经进入5nm以下节点，设计芯片的费用更是水涨船高，IBS数据显示5nm工艺要4.36亿美元，3nm工艺更是要6.5亿美元，换算下来就是46亿元。这还只是芯片设计的费用，也就是从纸面到流片的价格，算上后期的生产，价格还要继续增长，全球也没多少公司能承受得起这样的价格。与之对应的是，成本数倍甚至数十倍增长的同时，先进工艺带来的收益越来越小，从7nm升级到5nm，台积电数据显示同性能下功耗降低了30%，同功耗下性能提升15%，倒是晶体管密度可以大涨80%。

使用先进制程，可以在限定的芯片面积里塞入更多晶体管密、性能更高、功率更低，但到了极小尺寸之后，芯片物理瓶颈越来越难以克服，那么半导体行业就要另辟蹊径来继续推动芯片性能以跟上摩尔定律的步伐。

这个“蹊径”就是先进封装技术，如下图所示：

随着先进封装技术的发展，一种“小芯片(Chiplet)”的发展理念又被提出，成为当前封装领域最热门的话题之一。Chiplet其实也可以算是一种SiP技术，是系统级芯片(SoC)中IP模块的芯片化。其主要目的是为了提高良率和降低成本，同时提高设计的灵活度，缩短设计周期。

简单的说，Chiplet中的不同组件在独立的裸片上设计和实现，可以使用不同的工艺节点制造，甚至可以由不同的供应商提供。第三方chiplet可以减少设计时间和成本。但这种方法的可行性常常受到片间互连的性能和可用性的限制。直到最近，片间互连的功耗和性能比片内互连要糟糕3-4个数量级。这需要强制进行高带宽访问的资源，比如外部内存接口和主机接口不能移出芯片。已经开发出了几种新技术从简单到高度并行的高速串行接口，来改进片间连接的电源效率。新的封装技术已被开发，来支持这些不同接口的多芯片封装。

那么Chiplet会对目前的芯片和PCB行业会产生那些影响呢，我猜想有这几个方面：

1. 对芯片行业来讲，工艺节点7nm到28nm可能会长期存在，利好中芯国际，毕竟5nm以下流片太贵，适合海量市场的芯片，比如手机，PC芯片。

2. IP 公司会是受益方，卖IP RTL 风险小，把自己手中的IP 升级为chiplet 利润高。利好芯原股份

3. Chiplet 降低了半导体设计的门槛，对于新进入的公司，是一个好消息。

4. 对于高端基板PCB是利空，比如深南电路。iWatch采用了SiP封装技术，将处理器，DRAM，电源管理IC，AP以及周边的一些传感器IC和阻容等被动元件全部封装成一个独立的模块，已经没有采用PCB作为载体了。

5. 对于那些设计，验证业务的fabless 芯片公司来讲以后可能就不是必须了。